1.概述
如今，許多硬件系統(tǒng)設(shè)計(jì)中最重要的因素就是速度問題。設(shè)計(jì)高速系統(tǒng)并不僅僅需要高速元件，更需要仔細(xì)的設(shè)計(jì)方案。由于快速的跳變速度會(huì)引起噪聲、信號(hào)反射、串?dāng)_、地彈等，設(shè)計(jì)時(shí)要注意，如果不加抑制的話，會(huì)嚴(yán)重?fù)p害系統(tǒng)的性能。
本講講述了使用PCB板設(shè)計(jì)高速系統(tǒng)的一般原則，包括：
■電源完整性設(shè)計(jì)
■信號(hào)完整性設(shè)計(jì)
■傳輸線及其相關(guān)設(shè)計(jì)準(zhǔn)則；
■匹配阻抗和評(píng)估終端負(fù)載方案；
■最小化平行線之間的串?dāng)_；
■電磁干擾抑制；
■減小地彈效應(yīng)等。
2 .電源完整性(PI)設(shè)計(jì)
設(shè)計(jì)高速系統(tǒng)板時(shí)需要考慮的重要問題就是電源的分割與濾波。對(duì)一個(gè)無噪聲系統(tǒng)來說，它必須有一個(gè)無噪聲的電源分割網(wǎng)絡(luò)。記住，如果想開發(fā)一個(gè)干凈的Vcc， 那么得到一個(gè)干凈的地就是十分必要的。所有板子和器件的Vcc接在干凈均勻分割的電源上可以減小系統(tǒng)噪聲。
2.1 電源的分割
2.1.1 電源分割的方法
電源的分割會(huì)對(duì)系統(tǒng)噪聲產(chǎn)生影響。電源總線法或電源平面法可以用來對(duì)整個(gè)PCB進(jìn)行電源分割。
通常在兩層板的PCB上，分割電源的便宜的方法是使用電源總線，它由兩條或更多的寬金屬導(dǎo)線組成，這些導(dǎo)線給器件提供Vcc和地信號(hào)。導(dǎo)線的寬度越寬越好但受PCB的密度的限制。電源總線有明顯的直流電阻，當(dāng)?shù)竭_(dá)總線上的最后一個(gè)元件時(shí)Vcc可能已經(jīng)產(chǎn)生了0.5V的壓降。
另一種方法是使用電源平面分割電源。在多層板的PCB上，電源平面由兩層或更多的金屬平面組成，它們給器件提供Vcc和地信號(hào)。因?yàn)殡娫雌矫娓采w了整個(gè)PCB，它的直流電阻非常小。電源平面保持Vcc的電平，將其平均分配給所有的器件，并給PCB提供很高的供電能力，噪聲防護(hù)，和邏輯信號(hào)保護(hù)。
兩種方法如圖1所示
1.2 電源分割的影響
(1).電源網(wǎng)絡(luò)的阻抗
讓我們考慮一塊+5V 電源的電路板，我們的目的是給位于板子上每一個(gè)設(shè)備管腳提供正好是+5V 的電壓，不管這些設(shè)備管腳在板子上與電源的距離如何。再進(jìn)一步，每個(gè)管腳上的電壓應(yīng)該是沒有線噪聲(Line noise)的。
具有這些性質(zhì)的電源表現(xiàn)為一個(gè)理想電壓源(圖2a)，它的阻抗為零。零阻抗可以保證負(fù)載與電壓源恰好相等。它還意味著噪音信號(hào)將被吸收，因?yàn)樵胍舭l(fā)生器有最小阻抗的極限。當(dāng)然，這只是個(gè)理想條件。
圖2b 畫出的是一個(gè)真正的電源，它有一定的以電阻，電感或者電容形式存在的阻抗。它們分布在整個(gè)電源分配系統(tǒng)中。因?yàn)橛辛俗杩?，噪音信?hào)也加入了電壓中。
圖2 a)理想的電源 b)實(shí)際的電源
我們的設(shè)計(jì)目的是盡可能減小網(wǎng)絡(luò)中的阻抗，一般來說，電源平面法較之電源總線法有著比較好的阻抗特征。帶有同樣多設(shè)備的系統(tǒng)，電源平面上的阻抗只是電源總線系統(tǒng)上的阻抗的一個(gè)零頭。在總線上，電流被限制在總線的路線上。每個(gè)高速設(shè)備產(chǎn)生的線路噪聲都將被帶入這條線路中其他的設(shè)備。電源平面系統(tǒng)中，電流不受線路控制，分布在整個(gè)層上。由于整體阻抗小，電源平面系統(tǒng)比總線系統(tǒng)的噪聲更小。
(2).電源網(wǎng)絡(luò)作為信號(hào)回路
電源網(wǎng)絡(luò)另一個(gè)功能就是它可以為系統(tǒng)所有的信號(hào)提供一個(gè)回路，無論信號(hào)是否在板內(nèi)產(chǎn)生。這樣的設(shè)計(jì)可以削弱很多高速噪聲問題的產(chǎn)生。
高速系統(tǒng)設(shè)計(jì)最重要的部分之一就是在信號(hào)跳變時(shí)產(chǎn)生的能量的處理。每次信號(hào)跳變時(shí)都會(huì)產(chǎn)生AC電流。電流需要一個(gè)閉合回路。如圖3所示，回路可以由Vcc 提供或者地線提供。
圖3 板子上信號(hào)電流回路：a)通過Vcc b)通過地 c)等效AC 路徑
電流環(huán)路產(chǎn)生電感，可以將其看作一個(gè)單圈電感。它會(huì)增強(qiáng)振鈴，串?dāng)_和輻射。電流環(huán)路電感及其帶來的問題隨著環(huán)路的大小增大而增大。為減小這些問題，需要減小環(huán)路的尺寸。
AC 返回信號(hào)可以取路于整個(gè)板面，但是實(shí)際上會(huì)取最小阻抗的路線。阻抗包括電感和電容。金屬的阻抗很?。凰宰杩怪饕獊碜杂陔姼?。由于阻抗隨著電感的增大而增大，阻抗最小的路線也就是電感最小的路線。
如果信號(hào)線由A到B隨機(jī)挑選路徑，自然回路不一定是一條直線，而是具有最小的阻抗的路徑。如圖4所示，將一條信號(hào)線與其返回路徑遠(yuǎn)離，則其相應(yīng)的電感也會(huì)增大。若希望路線具有最小阻抗，則需要將信號(hào)返回線靠近信號(hào)線。如果可能，將返回線盡量靠近信號(hào)線，可以得到最小的環(huán)路。
圖4 當(dāng)信號(hào)與回路斷開導(dǎo)致電感增加
一個(gè)電源總線有著固定的線路。信號(hào)回路必須跟從這條線路，無論是否是最佳的路線。信號(hào)線盡量靠近電源總線布置而且盡量取最小環(huán)路尺寸。
電源平面并沒有對(duì)電流施加天然的限制。于是返回信號(hào)可以取道最小阻抗的線路，也就是距離信號(hào)線最近的線路。這也就會(huì)產(chǎn)生最小的電流回路，這正是高速系統(tǒng)需要的解決方案。
1.3 電源分割的原則
(1).當(dāng)心電源層割縫
盡管電源平面方案比總線方案更優(yōu)，但是設(shè)計(jì)者的失誤仍然可能使得這些*性喪失。自然線路上的任何一個(gè)斷點(diǎn)都會(huì)使得電流繞道而行，這樣不僅回路的尺寸變大，而且邊緣部分被所有的信號(hào)共用，會(huì)產(chǎn)生串?dāng)_，如圖5。所以請(qǐng)小心地線平面和電源平面上的斷點(diǎn)。
圖5 電源平面的斷縫將導(dǎo)致回路尺寸的增加
(2).充分利用地線電纜
我們現(xiàn)在討論的回路尺寸問題同樣適用于脫離板面的電纜。每個(gè)信號(hào)都需要有一對(duì)電線：一條用于傳輸信號(hào)，一條用于傳輸返回信號(hào)。這兩條線應(yīng)該盡量貼近以減小回路尺寸。圖.6a和圖6b示范了不正確的結(jié)構(gòu)，而圖6c則是正確的結(jié)構(gòu)。
圖6 電纜的接法
(3).分離模擬電源平面與數(shù)據(jù)電源平面
高速模擬系統(tǒng)對(duì)數(shù)字噪聲是很敏感的。比如，放大器可以將跳變?cè)肼暦糯螅瑤缀跸褚粋€(gè)尖峰脈沖。在既具有模擬與數(shù)字兩種功能的板子上，一般這兩種電源是需要分開的；兩個(gè)平面在供電處連在一起。對(duì)于同時(shí)使用兩種(模擬和數(shù)字)電源的器件來說，這種方法會(huì)導(dǎo)致一些問題(比如DAC和電壓比較器)。信號(hào)線必須跨過平面邊界。這些邊界迫使回路在回到驅(qū)動(dòng)之前,先回到電源。在平面之間放置跳線可以很好的解決問題(圖7)。跳線在邊界處為返回信號(hào)提供了橋梁；也使得回路的尺寸減小。
圖7 模擬數(shù)字電源之間的信號(hào)回路
當(dāng)我們使用分離的電源平面的時(shí)候，不要將數(shù)字電路的電源平面與模擬電路的電源平面重疊。將數(shù)字電路的電源平面與模擬電路的電源平面分開的目的是將數(shù)字電路與模擬電路分開。如果板平面交疊，平面之間會(huì)產(chǎn)生電容耦合，會(huì)損害電路的分離性。
(4).隔開敏感元件
有些設(shè)備，比如鎖相電路，對(duì)噪聲非常敏感。它們需要更高級(jí)別的隔離。在電源平面上沿設(shè)備周圍腐蝕出馬蹄形可以達(dá)到很好的隔離效果(圖8)，所有進(jìn)出該設(shè)備的信號(hào)都由馬蹄形一端的窄小通路傳輸。電源平面上電流噪聲將會(huì)繞過馬蹄形地帶，不會(huì)靠近敏感元件。
圖8 馬蹄形隔離區(qū)域
使用這個(gè)技術(shù)的時(shí)候，要保證其他所有信號(hào)都繞開了隔離的部分。否則，這些線路會(huì)產(chǎn)生本項(xiàng)技術(shù)原本希望避免的噪聲。
(5).將電源總線靠近信號(hào)線
有時(shí)候，設(shè)計(jì)者不得不使用雙層板，不能使用電源平面而要用電源總線。即使如此，將電源總線靠近信號(hào)線也同樣能夠減小回路的尺寸。地線總線應(yīng)該跟隨著板子另一面的最敏感的那條信號(hào)線(圖9)。這樣，這條信號(hào)線的回路尺寸和使用電源平面的信號(hào)線回路尺寸是一樣的。
圖9 用電源總線分割提供優(yōu)化的信號(hào)回路路徑
2.2 電源的濾波
2.2.1 電源濾波的方法
僅僅電源平面系統(tǒng)無法減小線路噪聲。由于不論使用怎樣的電源分配方案，整個(gè)系統(tǒng)都會(huì)產(chǎn)生足夠?qū)е聠栴}發(fā)生的噪聲，額外的過濾措施是必需的。這一任務(wù)由旁路電容完成。一般來說，一個(gè)10uF-100uF 的電容將被放在系統(tǒng)的電源接入端，板上每個(gè)設(shè)備的電源腳與地線腳之間應(yīng)放置一個(gè)0.01uF-0.1uF 的電容。
為消除電源引起的低頻噪聲(<1kHz)，需濾除電源線上連接到PCB和各個(gè)器件的點(diǎn)上的噪聲，可在靠近電源線接入PCB的位置放置一個(gè)100uF的電解電容。如果使用基準(zhǔn)電壓源，將電容緊接著放在向器件提供Vcc信號(hào)的最后一級(jí)之后。電容不僅可以濾除電源上的低頻噪聲，還能在當(dāng)電路中很多輸出同時(shí)切換的時(shí)候提供額外的電流。
另一個(gè)濾除電源噪聲的方法是和電源串接一個(gè)零阻值的能承受足夠大電流的表貼磁珠。磁珠后面再放置一個(gè)10uF到100uF的旁路電容(如圖10)。如果設(shè)計(jì)中采用合適的終端負(fù)載，布局，和濾波可以不需要使用磁珠，這時(shí)用一個(gè)0Ω電阻替代磁珠的位置。
圖10 用磁珠濾除噪聲
PCB板上的元件也會(huì)增加電源線的高頻噪聲。為濾除器件上的高頻噪聲，建議在盡可能靠近每一對(duì)Vcc和地的地方放置解藕電容。
平行放置電源和地平面并在中間用絕緣物質(zhì)隔開提供了另一種旁路電容。這些平行的平面減少了與電源相關(guān)的高頻噪聲，因?yàn)檫@種電容沒有等效串聯(lián)電阻和電感。
2.2.2 旁路電容的選擇
由于我們的目的是過濾掉電源供應(yīng)中的AC成分，所以電容似乎越大越好，最大限度的減小了阻抗。但是，這樣想沒有考慮到現(xiàn)實(shí)條件的電容并不具有理想條件下的那些特性。理想條件下的電容，如圖11a，實(shí)際的電容則如圖11b。
圖10 用磁珠濾除噪聲
PCB板上的元件也會(huì)增加電源線的高頻噪聲。為濾除器件上的高頻噪聲，建議在盡可能靠近每一對(duì)Vcc和地的地方放置解藕電容。
平行放置電源和地平面并在中間用絕緣物質(zhì)隔開提供了另一種旁路電容。這些平行的平面減少了與電源相關(guān)的高頻噪聲，因?yàn)檫@種電容沒有等效串聯(lián)電阻和電感。
2.2.2 旁路電容的選擇
由于我們的目的是過濾掉電源供應(yīng)中的AC成分，所以電容似乎越大越好，最大限度的減小了阻抗。但是，這樣想沒有考慮到現(xiàn)實(shí)條件的電容并不具有理想條件下的那些特性。理想條件下的電容，如圖11a，實(shí)際的電容則如圖11b。
圖11 電容模型
電阻和電感是由組成電容的金屬板和石墨板造成的。由于它們寄生于電容，于是被稱為等效串聯(lián)電阻(ESR)和等效串聯(lián)電感(ESL)，這樣電容就構(gòu)成一個(gè)諧振電路，其中：
由圖12a看出，在小于fR的時(shí)候，它是電容性的，而大于fR的時(shí)候，它是電感性的。因此，電容器更像一個(gè)帶通濾波器，而不是一個(gè)高通濾波器。
ESL，ESR決定于制造電容的絕緣材料和電容構(gòu)造，而不是電容的大小。想要降低高頻噪聲，憑借相同種類的大電容是無法解決的。在低于一個(gè)小電容的fR的時(shí)候，一個(gè)大電容的阻抗比這個(gè)小電容的阻抗要小，但是當(dāng)高于fR的時(shí)候，ESL占據(jù)了主導(dǎo)，這時(shí)候大電容與小電容的阻抗沒有區(qū)別(圖3.12b)。因?yàn)閮H僅電容值改變了，除非電容的構(gòu)造改變，否則ESL不會(huì)改變。若要過濾高頻，必須用一個(gè)ESL低的電容替換當(dāng)前的電容。
圖12 頻率與電容阻抗的關(guān)系
為了不同的頻率及應(yīng)用，有不同種類的電容可供選擇，下表給出一些種類的介紹：
低ESL電容通常由非鐵磁材料制成，有較小的電壓-電容乘積。所以，制造具有實(shí)用的擊穿電壓的大電容是很困難的。不過，由于較好的過濾特性，大值電容可能并不需要。圖13比較了一個(gè)C0G型號(hào)0.01uF的電容和一個(gè)另外種類0.1uF的電容。我們發(fā)現(xiàn)0.01uF電容在頻率高時(shí)過濾得更好。
圖13 幾種電容的濾波效果
電容的圖表向我們顯示，每種電容都有一個(gè)有限的頻率有效范圍。一個(gè)系統(tǒng)既有低頻噪聲，又有高頻噪聲，為此，我們希望能夠?qū)㈩l率范圍擴(kuò)大。為實(shí)現(xiàn)這一目的，我們可以將一個(gè)高電容，低ESL的設(shè)備與一個(gè)低電容，極低ESL的設(shè)備并聯(lián)。圖14顯示這樣做可以顯著提高有效過濾頻率范圍。
圖14 兩個(gè)電容并聯(lián)的頻率響應(yīng)
2.2.3 旁路電容的放置
選擇好過濾電容之后，需要將它們放置到板子上。圖15a描述低速板放置電容的一般標(biāo)準(zhǔn)。電容應(yīng)放在接近設(shè)備的頂部以保證其有效性。雖然畫圖很簡(jiǎn)單，但是這樣并不能提供最快的系統(tǒng)性能。我們注意到Vcc電容很接近芯片接Vcc的位置，但是接地端卻很遠(yuǎn)。因?yàn)樵肼曉谝粋€(gè)電源平面上并不是均衡的，電容并不過濾芯片導(dǎo)線產(chǎn)生的噪聲；它只過濾芯片附近的噪聲。為達(dá)到良好的性能，應(yīng)該使芯片與電容在同一點(diǎn)上接Vcc和接地。因?yàn)殡娙莸某叽缗c芯片的尺寸是不同的，所以有必要從Vcc和地線接入點(diǎn)分別引兩條線到電容器。如圖15b。這些“延長導(dǎo)線”放在無電源平面上，而且越短越好。通常，最好將電容放在板子的正對(duì)面，芯片的正下方。一個(gè)表貼芯片放在那里可以得到很好的工作效果。
圖15 放置旁路電容的位置
注意：從電容到電源管腳布下的“延長導(dǎo)線”可能占用了原本用來布信號(hào)線的位置。但是，現(xiàn)在就在信號(hào)線布線上花費(fèi)一些額外的精力可以減少以后為減小噪聲需要做的工作。
2.3 地彈
當(dāng)數(shù)字器件變得更快，它們的輸出狀態(tài)改變時(shí)間減少了。更快的變化時(shí)間導(dǎo)致當(dāng)輸出對(duì)負(fù)載電容放電時(shí)會(huì)有更大的電流。當(dāng)一個(gè)器件的許多輸出同時(shí)從邏輯高變?yōu)檫壿嫷蜁r(shí)所產(chǎn)生的這個(gè)更大的電流，就會(huì)在板級(jí)導(dǎo)致一種稱為地彈的現(xiàn)象。
很多因素作用于地彈，所以沒有一種標(biāo)準(zhǔn)的測(cè)試方法能夠預(yù)測(cè)所有可能的PCB環(huán)境中地彈的大小。決定每種條件下每種器件對(duì)地彈的相關(guān)貢獻(xiàn)只有通過對(duì)該器件在該條件下的測(cè)試才能得出。在可編程邏輯器件中，負(fù)載電容，插座的電感和變化的輸出的數(shù)量是影響地彈的主要條件。
(1) 可編程邏輯器件的設(shè)計(jì)參考
建議以下設(shè)計(jì)方法來減小地彈：
■盡可能給每一對(duì)Vcc/Gnd加上解藕電容。
■將解藕電容放置在盡可能靠近器件的電源和地管腳的地方。
■在計(jì)數(shù)器的輸出上加額外的緩存來最小化器件管腳上的負(fù)載。
■將未使用的I/O管腳配置成輸出管腳并置為低。這種配置提供一個(gè) 虛地，將這個(gè)■輸出低的管腳連到GNDINT和/或板子的地平面上。
■如果速度并不是很關(guān)鍵的情況下，設(shè)計(jì)中打開慢速擺率邏輯選項(xiàng)。
■為限制負(fù)載的電容，可以使用如74244總線驅(qū)動(dòng)等的外部器件作負(fù) 載的緩沖，也可以■減少驅(qū)動(dòng)總線的器件的數(shù)量。
■盡可能不使用插座。
■減少會(huì)同時(shí)改變狀態(tài)的輸出的數(shù)量和/或?qū)⑺鼈兙鶆虻姆峙涞秸麄€(gè)器件上。
■將變化的輸出移到靠近封裝上的地管腳的位置。
■在變化的輸出旁編程輸出一個(gè)地。
■不使用上拉電阻或使用下拉電阻。
■使用可提供獨(dú)立Vcc和地平面的多層PCB板。
■給每個(gè)變化的輸出串聯(lián)一個(gè)10到30Ω的電阻來限制流入每個(gè)輸出的電流。
■使用同步的設(shè)計(jì)，可以不受暫時(shí)變化的管腳的影響。
■綁定管腳時(shí)盡量不要讓輸出的管腳集中在一起。
■將電源與地管腳放在一起，由于電流在電源和地管腳中的方向是相反的，這種互感會(huì)減小總的電感。
■使用大一些的過孔將電容的焊盤連接到電源和地平面上，可最小化解藕電容上的電感。
■使用短且粗的導(dǎo)線連接過孔和電容的焊盤或?qū)⑦^孔放在電容的焊盤邊上。如FIgure9。
■使用表貼電容來最小化導(dǎo)線電感。
■使用低等效串聯(lián)電阻(ESR)的電容，ESR<400mΩ。
■每個(gè)地管腳和過孔都要單獨(dú)接到地平面上。
■為增加板上的額外電容，建議在電源(Vcc)平面相鄰放置一塊地平面。這種放置沒有導(dǎo)■線電感和ESR，兩層之間絕緣體的厚度應(yīng)該約為5mils。
(2) 分析地彈
Figure10所示是一個(gè)簡(jiǎn)單的分析地彈的模型。器件驅(qū)動(dòng)的外部元件等效為器件的電容負(fù)載(C1 to Cn)。這些電容負(fù)載儲(chǔ)存了由以下公式?jīng)Q定的電荷：
這樣一來，當(dāng)電壓和/或負(fù)載電容增加時(shí)電量也會(huì)增加。
一個(gè)器件的環(huán)境和地通路本身具有電感(如圖10所示的L1，L2和L3)。L1是器件的管芯到其封裝管腳的連線和管腳本身的電感。L2是器件的地管腳到PCB的連接結(jié)構(gòu)產(chǎn)生的電感，當(dāng)器件是通過插座連接到PCB時(shí)這種電感是最大的。L3是器件到PCB電源供電的參考地處的PCB導(dǎo)線的電感。
當(dāng)多個(gè)輸出從高變低時(shí)會(huì)產(chǎn)生地彈。這種變化會(huì)使存儲(chǔ)在負(fù)載電容中的電荷流入器件。瞬時(shí)的電流(di/dt)經(jīng)過電感(L)從器件流出到板子的地，產(chǎn)生了一個(gè)由等式
決定的電壓(V)。這個(gè)板子地和器件地之間的壓差導(dǎo)致低電平或不變的輸出的相應(yīng)地電平暫時(shí)的升高或反彈。盡管瞬時(shí)的電流是短暫的，反彈的量卻足夠大能觸發(fā)PCB上的其他器件。如圖：
在同步的設(shè)計(jì)中，地彈較少會(huì)造成問題因?yàn)樵谙乱粋€(gè)時(shí)鐘沿之前，同步的輸出有足夠的時(shí)間穩(wěn)定。而且同步電路不容易被不變的輸出上的尖峰電壓誤觸發(fā)。
變化的輸出和不變的輸出上的電容負(fù)載對(duì)地彈的作用是不同的。
(3) 變化的輸出
當(dāng)變化的輸出上的電容負(fù)載增加，電荷的數(shù)量也增加了，這又增加了地彈的幅度。依賴于器件，地彈隨著電容負(fù)載增加直到每個(gè)輸出上的負(fù)載近似于100pF。在這個(gè)值上，器件的輸出緩沖達(dá)到了它最大負(fù)載電流的能力，電感的因素將占主導(dǎo)地位。
一種降低電容負(fù)載既地彈的方法是將器件的變化的輸出接到一個(gè)總線驅(qū)動(dòng)的集成電路(IC)上。該IC的輸出再來驅(qū)動(dòng)大的電容負(fù)載，這樣減小器件的負(fù)載并最小化地彈。
有些總線應(yīng)用使用上拉電阻來給總線上一個(gè)缺省的高電平。這些電阻使負(fù)載電容充到最高電壓，也導(dǎo)致了更高的地彈。當(dāng)在設(shè)計(jì)中考慮地彈時(shí)要避免使用上拉電阻，或設(shè)計(jì)可以使用下拉電阻的總線邏輯。
變化的輸出的數(shù)量也作用于地彈。當(dāng)數(shù)量增加時(shí)，存儲(chǔ)的總電荷也增加。總的電荷等于每個(gè)變化的輸出存儲(chǔ)的電荷的和。所以當(dāng)變化的輸出的數(shù)量增加時(shí)電流也增加了。每增加一個(gè)變化的輸出，地彈能增加大約40到50mV。
為消除這種影響，一般器件提供多對(duì)Vcc和GND管腳。將變化的輸出靠近地管腳和將同時(shí)變化的輸出分配到整個(gè)器件上可以減小地彈。
除了放置變化的管腳靠近地管腳外，還可在設(shè)計(jì)中把管腳設(shè)置成輸出并用地電平驅(qū)動(dòng)建立一個(gè)可編程的地。將這個(gè)管腳連接到板子的地上，器件的地就多了一個(gè)到板子地的連接，這樣也能幫助減小地彈。
許多器件的輸出驅(qū)動(dòng)有擺率的選項(xiàng)。打開所有或大部分驅(qū)動(dòng)的慢速擺率選項(xiàng)降低了驅(qū)動(dòng)的速度，減小了di/dt和地彈。
為進(jìn)一步減小地彈，在設(shè)計(jì)中限制同時(shí)變化的輸出的數(shù)量。如計(jì)數(shù)器，使用格雷碼替換標(biāo)準(zhǔn)的順序二進(jìn)制編碼，這樣每次只有一個(gè)比特發(fā)生變化。
在非常的情況下，在一個(gè)高速邏輯器件的每個(gè)變化的輸出上串聯(lián)一個(gè)電阻(10Ω到30Ω)可以限制流入每個(gè)輸出的電流，這樣就將地彈減小到一個(gè)可以被接受的程度。
(4) 不變的輸出
不變的輸出上增加的電容負(fù)載如同一個(gè)低通濾波器并能抑制地彈。不變的輸出上的電容負(fù)載能將地彈減少200到300mV。然而，不變的輸出上增加的電容負(fù)載會(huì)增加其他的不變的輸出上的噪聲，萬一有電容負(fù)載的這個(gè)管腳變化的話。
(5) 最小化引線電感
如圖10所示，插座的使用和PCB導(dǎo)線的長度是L2的兩個(gè)基本元素。插座能導(dǎo)致地彈電壓增加將近100%，不使用插座能減小PCB上的地彈。PCB導(dǎo)線的長度與插座相比對(duì)地彈的影響要小的多。對(duì)有地平面的PCB，器件和系統(tǒng)中其他器件PCB上的參考地之間的PCB導(dǎo)線的電感(L3)上的壓降是微不足道的，因?yàn)長3遠(yuǎn)小于L2。一條3-inch的導(dǎo)線上的電感會(huì)增加一個(gè)不變的輸出上的地彈大約100mV，所以要保持導(dǎo)線最短，因?yàn)閷?dǎo)線越長，傳輸線效應(yīng)會(huì)導(dǎo)致其他的噪聲問題。
使用提供單獨(dú)的Vcc和地平面的多層PCB板能夠減小由PCB導(dǎo)線電感引起的地彈。纜線供電的電源也會(huì)增加地彈。為減少不需要的電感，在Vcc管腳和板子的地平面之間盡可能靠近封裝管腳的地方使用低電感的旁路電容。需要并聯(lián)低ESR解耦表貼0.01uF和0.1uF的電容來減小地彈。再并聯(lián)一個(gè)0.001uF的電容可以濾除高頻的噪聲(>100MHz)。
3 信號(hào)完整性(SI)設(shè)計(jì)
3.1 傳輸線的定義
控制信號(hào)線與AC 地之間的關(guān)系的一個(gè)優(yōu)點(diǎn)是信號(hào)總是取道阻抗最小的路線。另一個(gè)優(yōu)點(diǎn)是一條信號(hào)線上的阻抗是一個(gè)常量。這樣的信號(hào)線被稱作“受控阻抗線”，它是板上信號(hào)傳輸?shù)淖罴衙劫|(zhì)。
但是，如果信號(hào)延遲大于跳變時(shí)間的一部分時(shí)，信號(hào)線應(yīng)被看作一條傳輸線。一條終接負(fù)載不合適的傳輸線受到反射的影響，反射則會(huì)使得信號(hào)變形。傳輸線負(fù)載端的信號(hào)會(huì)振蕩(圖16)，使得系統(tǒng)速度下降。它還會(huì)導(dǎo)致時(shí)鐘錯(cuò)誤，損壞系統(tǒng)功能。
圖16 傳輸線的反射信號(hào) a)在驅(qū)動(dòng)端 b)在負(fù)載端
因?yàn)槲覀冇懻摰闹饕怯∷㈦娐钒?，可能的信?hào)線種類可以歸于兩大類：帶狀線和微帶線(圖17)。帶狀線的信號(hào)線夾在兩層電源平面之間，這樣的設(shè)計(jì)技術(shù)可以得到最干凈的信號(hào)，因?yàn)樾盘?hào)線的兩面都受到保護(hù)。但是，這樣的線是隱藏的，想輕易接觸到信號(hào)線非常困難。微帶線則將信號(hào)線放在朝外的平面層上。信號(hào)線的一端是地線平面。這樣的設(shè)計(jì)技術(shù)使得接觸信號(hào)線變得容易。
圖17 帶狀線和微帶線
每種PCB的襯底都有不同的介電常數(shù)()，它是一對(duì)導(dǎo)體中是絕緣體時(shí)的電容與一對(duì)真空中的導(dǎo)體的電容的比值。襯底決定了當(dāng)信號(hào)線在多長時(shí)要被看作是傳輸線。下表列出了不同絕緣體的值
下面的等式給出了每種物質(zhì)的值是如何決定信號(hào)在它上面的傳輸速度(Vp)的。常數(shù)(C)等于3 x 10e8m/s或30cm/ns：
用以下表達(dá)式計(jì)算一段給定長度(l)的傳輸延時(shí)(tPD):
當(dāng)驅(qū)動(dòng)一段線時(shí)，根據(jù)信號(hào)的跳變沿速率是否大于4倍的tPD，把電路分成集中式的和分布式的：
集中式的：
分布式的：
對(duì)分布式電路要建模為具有震蕩、過沖和欠沖的傳輸線。與之相對(duì)應(yīng)的，集中式電路被建模成線上具有相同的電壓。有些集中式的系統(tǒng)也存在震蕩，尤其是那些帶有大電感的比如點(diǎn)對(duì)點(diǎn)纜線連接的系統(tǒng)。
一個(gè)器件的信號(hào)在上升沿的跳變速度是器件電容的函數(shù)，可以用器件的容性負(fù)載來估計(jì)該信號(hào)的跳變速度。一般器件的數(shù)據(jù)手冊(cè)中包括輸出驅(qū)動(dòng)特性曲線圖，顯示了輸出驅(qū)動(dòng)的電壓/電流關(guān)系。根據(jù)這張圖可以得出信號(hào)在上升沿的跳變速度以電容為函數(shù)的計(jì)算等式。圖18顯示了一個(gè)器件的輸出驅(qū)動(dòng)特性，可以用來得出信號(hào)的跳變速度。
圖18 輸出驅(qū)動(dòng)特性
由IOL曲線所表示的下降沿有更陡的跳變速度，更易受傳輸線效應(yīng)的影響。在IOL的最大值的10%到90%之間的曲線接近于線性，以下等式可估算IOL值：
IOL = 0.06VO
以時(shí)間(t)為函數(shù)的電容充電等式如下：
將以上等式用IOL替換得到以下等式：
歸一化并解從10%到90%的積分得到下降沿的信號(hào)跳變速度(tF)的等式：
為計(jì)算輸出延時(shí)，先得出給定負(fù)載時(shí)的下降時(shí)間。在35-pF的負(fù)載下，下降時(shí)間是：
tPD是線的長度(l)除以速度(VP)：
通過以下等式可解出l，就可計(jì)算出多長的線要被看作是傳輸線：
例如當(dāng)使用這個(gè)器件通過大于5.07cm的線驅(qū)動(dòng)35-pF的負(fù)載，需要看成是傳輸線。由圖18的曲線估算IOL有更快的跳變速度，所以也更容易有傳輸線效應(yīng)。當(dāng)然如果IOH有更快的跳變速度，它會(huì)更敏感，它的線性近似會(huì)被用來計(jì)算l。
3.2 信號(hào)反射與終端負(fù)載匹配
源產(chǎn)生的信號(hào)能量是由Z0決定的。即使線路本身好像是一個(gè)阻抗，但是它并不消耗能量。信號(hào)能量必須由負(fù)載阻抗(ZL)消耗,如圖3.19。
圖19 信號(hào)線的負(fù)載
如果希望得到從源到負(fù)載的最大傳輸能量，則希望源阻抗與負(fù)載阻抗相等。也就是說要傳輸給ZL全部信號(hào)，ZL必須與Z0相等。如果它們不相等，則有一部分能量將損耗，另外還有一部分回成為反射返回源。源發(fā)生器將調(diào)整輸出，以便補(bǔ)償“新”負(fù)載。負(fù)載端的信號(hào)波形可以被認(rèn)為是原來產(chǎn)生的信號(hào)和后來負(fù)載產(chǎn)生的反射信號(hào)之和。波形的形狀依賴于負(fù)載阻抗與傳輸線阻抗的失調(diào)程度，以及信號(hào)跳變時(shí)間(tR)與傳播延遲時(shí)間的比率(tPD)，tR/tPD。如果跳變時(shí)間遠(yuǎn)遠(yuǎn)大于延遲時(shí)間，那么當(dāng)反射到達(dá)源的時(shí)候，原來的信號(hào)僅僅被改變了一點(diǎn)點(diǎn)。源發(fā)生器能夠補(bǔ)償“新”負(fù)載并且傳輸正確的信號(hào)，僅僅有一點(diǎn)點(diǎn)信號(hào)干擾。因此負(fù)載端信號(hào)僅僅有一點(diǎn)點(diǎn)過沖。
如果線路的傳輸延遲很長，反射在信號(hào)改變了一個(gè)較大的百分?jǐn)?shù)之后已經(jīng)回到了源，那么源發(fā)生器必須改變一個(gè)比較大的量去補(bǔ)償負(fù)載。負(fù)載又會(huì)反射新的變化，導(dǎo)致了振蕩(圖16)。過沖的量和信號(hào)線的長度成比例，如果信號(hào)線延遲時(shí)間等于跳變時(shí)間，在這種情況下，過沖和原傳輸相等，將跳變擺幅增大一倍。
如果信號(hào)線的長度已經(jīng)足以使其被認(rèn)為是一條傳輸線，反射信號(hào)的大小將依賴于Z0與ZL的差。衡量反射信號(hào)占原信號(hào)的百分?jǐn)?shù)的值被稱為反射系數(shù)(KR)。等于：
負(fù)載的阻抗一般都比線上的阻抗高很多，線上的阻抗又比源端的阻抗高。在一根不匹配的傳輸線上，信號(hào)在負(fù)載反射100%在源端反射大約80%，來回反射直到消失。為減小信號(hào)反射，要使ZL=Z0。
有兩種終接方案：將ZL減小到Z0以消除反射；或者將ZS增大到ZL以消除二次反射
(1).簡(jiǎn)單并聯(lián)終端負(fù)載
在簡(jiǎn)單并聯(lián)終端負(fù)載方案中，端接電阻(RT)等于導(dǎo)線的阻抗。端接電阻必須盡可能的靠近負(fù)載放置以生效。
(2).Thevenin并聯(lián)終端負(fù)載
一種可選的并聯(lián)端接方案是使用Thevenin電壓分割。端接電阻分為R1和R2，它們的并聯(lián)等于導(dǎo)線阻抗。盡管這個(gè)方案減小了從源器件吸收的電流，卻增加了電源的電流因?yàn)殡娮杞釉赩cc和地之間。
(3).活動(dòng)并聯(lián)終端負(fù)載
在活動(dòng)并聯(lián)端接方案中，端接電阻(RT = Z0)接在偏置電壓(VBIAS)上。偏置電壓是能給高低電平的信號(hào)提供電流的輸出驅(qū)動(dòng)。當(dāng)然這個(gè)方案需要一個(gè)獨(dú)立的電壓源能根據(jù)輸出的變化吸收或提供電流。
(4).串聯(lián)RC并聯(lián)終端負(fù)載
在串聯(lián)RC并聯(lián)端接方案中，端接阻抗是一個(gè)電阻和一個(gè)電容。端接電阻(RT)等于Z0；電容要大于100pF。電容隔低頻信號(hào)通高頻信號(hào)，這樣RT上的直流負(fù)載效應(yīng)就不會(huì)對(duì)驅(qū)動(dòng)產(chǎn)生影響。
(5).串聯(lián)終端負(fù)載
不同于在負(fù)載處匹配阻抗，串聯(lián)端接方案在信號(hào)源端匹配阻抗。因?yàn)槠骷妮敵鲎杩沟?，所以要串?lián)阻抗來匹配信號(hào)源端與導(dǎo)線的阻抗。
在不匹配的導(dǎo)線上，源端會(huì)減弱反射。串聯(lián)端接可以削弱二次反射。導(dǎo)線的阻抗根據(jù)負(fù)載的分布變化，所以一個(gè)阻值不能適應(yīng)所有的情況，建議使用33Ω的串聯(lián)電阻。這種方法只需要一個(gè)元件在源端不用在每個(gè)負(fù)載上用多個(gè)元件，但因?yàn)樗黾恿薘C時(shí)間常數(shù)所以對(duì)信號(hào)有延時(shí)。
(6).差分終端負(fù)載
差分信號(hào)I/O標(biāo)準(zhǔn)需要在接收器件的信號(hào)之間有端接電阻，該電阻要與總線的差分負(fù)載阻抗匹配(典型值100Ω)。
3.3 串?dāng)_
串?dāng)_是平行的導(dǎo)線上信號(hào)的耦合，共有兩種串?dāng)_：前向(容性)和后向(感性)。圖20所示是以平行的距離為函數(shù)的每種串?dāng)_的效應(yīng)。
圖.20 串?dāng)_的效應(yīng)
前向的串?dāng)_比后向串?dāng)_小。在前向串?dāng)_中，兩條長的平行導(dǎo)線之間產(chǎn)生互容，一條導(dǎo)線上的電壓的變化對(duì)另一條導(dǎo)線產(chǎn)生一個(gè)容性的影響。這個(gè)影響表現(xiàn)為像從原來的電壓變化上派生出來的一個(gè)小的正脈沖。
當(dāng)一條導(dǎo)線的磁場(chǎng)在相鄰導(dǎo)線上產(chǎn)生一個(gè)信號(hào)時(shí)就發(fā)生了后向串?dāng)_。在邏輯系統(tǒng)中，當(dāng)信號(hào)是變化的或非靜止的，導(dǎo)線上的電流很大。變化的電流產(chǎn)生的磁場(chǎng)導(dǎo)致了瞬時(shí)的耦合。
當(dāng)兩條或更多的導(dǎo)線相互平行走一段距離并減小分隔距離，串?dāng)_會(huì)增加。如圖21所示，兩條導(dǎo)線的中心距離至少要是導(dǎo)線寬度的4倍。
圖21 分隔導(dǎo)線減小串?dāng)_
除了線距，減小導(dǎo)線到地平面的距離到10mils以下也減少串?dāng)_。圖3.22所示是不同距地平面的高度對(duì)導(dǎo)線之間耦合的影響。絕緣物質(zhì)在減小串?dāng)_中也扮演重要的角色，低絕緣物質(zhì)能幫助減少導(dǎo)線和地平面之間的厚度。
圖22 距地平面的高度對(duì)串?dāng)_的影響
對(duì)電感性干擾，盡量減小環(huán)路大小，盡可能消除環(huán)路，避免出現(xiàn)共用信號(hào)回路的情況。
3.4 信號(hào)線布線
信號(hào)線布線要避免不連續(xù)點(diǎn)，即信號(hào)線上阻抗突然改變的點(diǎn)，它們會(huì)造成反射。計(jì)算KR的公式在這里也同樣適用。不連續(xù)點(diǎn)可能發(fā)生在板子上導(dǎo)線尖銳的拐彎或過孔處。
在走線的拐彎處，交叉的陰影增加導(dǎo)致Z0減小。如圖23那樣割掉線路有可能彌補(bǔ)拐彎，應(yīng)該選擇所得斜邊等于原來線路寬度的切線。這樣使得交叉陰影的三角區(qū)最小，不連續(xù)點(diǎn)也最小。用兩條45度角的拐彎使用了同樣的理論，是平滑拐彎的一般辦法。光滑的圓弧是理想的解決方案，但是用一般的工具很難實(shí)現(xiàn)。
圖23 減少不連續(xù)點(diǎn)
過孔將信號(hào)輸送到板子的另一側(cè)(圖24)。板間的垂直金屬部分是不可控的阻抗，這樣的部分越多，線上不可控阻抗的總量就越大。這會(huì)增大反射。還有，從水平方向變?yōu)榇怪狈较虻?0度的拐彎本身是一個(gè)不連續(xù)點(diǎn)，會(huì)產(chǎn)生反射。如果這樣的過孔不能避免，那么盡量減少它的出現(xiàn)。
圖24 a)過多的過孔 b)改進(jìn)的方案
注意，信號(hào)線從外層變?yōu)閮?nèi)層(或者反之)會(huì)使得阻抗改變，因?yàn)樵O(shè)計(jì)已經(jīng)從帶狀線變成了微帶線(或者反之)。盡管從理論上我們可以改變幾何形狀來補(bǔ)償使得阻抗保持不變，但是實(shí)際上很難實(shí)現(xiàn)。好的辦法就是將內(nèi)部信號(hào)線留在內(nèi)部，而外部信號(hào)線留在外部。
1).時(shí)鐘信號(hào)布線
考慮布線技巧可以較大化時(shí)鐘傳輸線的信號(hào)質(zhì)量，對(duì)時(shí)鐘信號(hào)使用以下布線技巧：
避免使用曲折的走線，時(shí)鐘信號(hào)線要盡可能的直。
避免時(shí)鐘信號(hào)在多層中走線。
避免在時(shí)鐘信號(hào)線上打過孔，過孔會(huì)導(dǎo)致阻抗的變化和反射。
對(duì)時(shí)鐘信號(hào)用微帶線布線(最好在頂層)，可以盡可能少使用過孔和降低延時(shí)，因?yàn)榭諝馐墙^緣體并有低的介電常數(shù)(Er = 1)。
在外層下放置地平面來最小化噪聲。如果在中間層布時(shí)鐘信號(hào)線，將這層用地平面夾在中間以減小延時(shí)。
注意對(duì)時(shí)鐘信號(hào)的終端負(fù)載匹配。
(2).差分信號(hào)布線
為保證信號(hào)傳輸質(zhì)量，在PCB設(shè)計(jì)中考慮使用差分信號(hào)布線技術(shù)，如下：
使D > 2S來最小化串?dāng)_，如圖24。
圖24 差分線布線
為保證最小的反射，布線時(shí)將兩條差分信號(hào)線盡可能的靠近彼此。
在布線的整個(gè)路徑，保證兩條差分信號(hào)線之間的距離恒定。
保證兩條差分信號(hào)線的長度相等，可以最小化相位的偏差。
為最小化阻抗不匹配和電感，避免使用過孔。
4 電磁兼容(EMC)設(shè)計(jì)
4.1 接地
(1) 接地的原因
大多數(shù)產(chǎn)品都要求接地。雖然接地可以是真正接地、隔離或浮地，但接地結(jié)構(gòu)必須存在。接地經(jīng)常與為信號(hào)提供電流回路相混淆。實(shí)際中，只有部分接地問題是與PCB有關(guān)的。這些問題歸結(jié)為在模擬及數(shù)字電路之間提供參考連接以及在PCB的地層和金屬外殼之間提供高頻連接。
接地，盡管可能是設(shè)計(jì)中最重要的方面，但是很多工程師對(duì)此仍幾乎不理解。這個(gè)問題并不容易直觀理解，而且通常不允許直接定義，建模或分析，因?yàn)橛性S多無法控制的因素影響其性能。每一個(gè)電路最終都要有一個(gè)參考接地源，這是無法選擇的事實(shí)。所以電路設(shè)計(jì)之初就應(yīng)該首先考慮到接地設(shè)計(jì)。我們不能假設(shè)因?yàn)榻拥叵到y(tǒng)存在，例如有金屬外殼，就能達(dá)到最佳性能。如果在設(shè)計(jì)過程中沒有考慮接地問題，預(yù)期性能并不容易達(dá)到。
接地是使不希望的噪聲干擾極小化并對(duì)電路進(jìn)行劃分的一重要方法。適當(dāng)應(yīng)用PCB的接地方法及電纜屏蔽將避免許多噪聲問題。設(shè)計(jì)良好的接地系統(tǒng)的一個(gè)優(yōu)點(diǎn)就是以很低的成本防止不希望有的干擾及發(fā)射。
(2) 接地的概念
理論上我們將大地當(dāng)作一個(gè)等勢(shì)體，作為零電位，我們由于功能的考慮、保護(hù)的考慮要將一些設(shè)備的某些部分與大地連接起來，這就是接地。一般來說，接地按作用分一般分為安全地和信號(hào)電壓參考地。
安全地
通過一個(gè)低阻抗通路連接到大地的接地方式，定義為安全地。為防止人、畜或設(shè)備因電擊造成傷亡或損壞而進(jìn)行的接地。安全地使外部導(dǎo)電表面上的電位差很小或幾乎沒有。我們采用的減小電位差的導(dǎo)體越多，電擊的機(jī)會(huì)甚至傷亡的危險(xiǎn)就越少。接地連接越多，傷害操作人員的機(jī)會(huì)就越少。分為以下幾種：
1).外露導(dǎo)電部分接地。將電氣設(shè)備的外露導(dǎo)電部分進(jìn)行接地，使其處于地電位，一旦電氣設(shè)備帶電部分的絕緣損壞時(shí)，可以減輕或消除電擊危害。通常外露導(dǎo)電部分就是電氣設(shè)備的金屬外殼，所以這種接地也稱為外殼接地。
2).裝置外導(dǎo)電部分接地。將非電氣設(shè)備的導(dǎo)電部分，例如機(jī)械設(shè)備的外殼、建筑物的金屬結(jié)構(gòu)、金屬管線等進(jìn)行接地或連接到接地干線或相互連接進(jìn)行等電位措施，以減少電擊的危害。
3).防雷接地。為了消除或減輕雷電危害而將雷電電流導(dǎo)入大地的接地。
4).防靜電接地。將靜電導(dǎo)人大地防止其危害的接地。
信號(hào)電壓參考地
信號(hào)電壓參考地為電氣系統(tǒng)所有部分提供一個(gè)公共的參考點(diǎn)。為了保證電氣系統(tǒng)及電氣設(shè)備的正常運(yùn)行，實(shí)現(xiàn)其可靠性及固有性能的接地。對(duì)信號(hào)參考來講，電位差的典型值必須小于幾毫伏。信號(hào)電壓參考的實(shí)施，接地連接的數(shù)目及其位置必須加以仔細(xì)選擇。分為以下幾種：
1).工作接地。根據(jù)系統(tǒng)運(yùn)行的需要進(jìn)行的接地，例如中性點(diǎn)接地，這個(gè)接地系統(tǒng)通常有電流通過。三相四線制的零線在供電變壓器端是接在這個(gè)接地點(diǎn)上的，保護(hù)接零也屬于這種接地。
2).邏輯接地。造成一個(gè)等電位點(diǎn)或等電位面作為電子電路的公共電位參考點(diǎn)，僅是邏輯上的接地，不一定是大地零電位。如一些設(shè)備的熱底板。
3).電磁兼容接地。為防止寄生電容回授或形成噪聲電壓而進(jìn)行的屏蔽接地，出于電磁兼容設(shè)計(jì)而要求的接地，包括：
屏蔽接地：為了防止電路之間由于寄生電容存在產(chǎn)生相互干擾、電路輻射電場(chǎng)或?qū)ν饨珉妶?chǎng)敏感，必須進(jìn)行必要的隔離和屏蔽，這些隔離和屏蔽的金屬必須接地。
濾波器接地：濾波器中一般都包含信號(hào)線或電源線到地的旁路電容，當(dāng)濾波器不接地時(shí)，這些電容就處于懸浮狀態(tài)，起不到旁路的作用。
噪聲和干擾抑制：對(duì)內(nèi)部噪聲和外部干擾的控制需要設(shè)備或系統(tǒng)上的許多點(diǎn)與地相連，從而為干擾信號(hào)提供“最低阻抗”通道。
有關(guān)接地存在共同的誤解，大多數(shù)認(rèn)為接地提供了電流的回路，好的接地能減小電流噪聲。這一觀念導(dǎo)致許多人假設(shè)我們通?？梢酝ㄟ^建筑物的主體接地結(jié)構(gòu)將RF噪聲電流導(dǎo)入大地中。如果我們討論的是安全地，這是有效的，但對(duì)信號(hào)電壓參考地并非如此。
電流需要一個(gè)返回路徑以形成閉環(huán)。我們通常僅考慮AC或DC供電電流而非RF電流。盡管RF回路是強(qiáng)制性的，但它不必處于地電位。自由空間不是處于地電位的。模擬地與數(shù)字地或機(jī)殼地相隔離，以防干擾敏感電路。并非系統(tǒng)中的所有電流都要求安全地或信號(hào)電壓參考。例如：低壓電池供電的設(shè)備就不要求任何外部安全接地，因?yàn)闊o電擊危險(xiǎn)存在。
為保證系統(tǒng)工作在所規(guī)定的設(shè)計(jì)要求之內(nèi)，信號(hào)地可能不與電流回路相同。信號(hào)電流除非在一定條件，否則不應(yīng)該在接地導(dǎo)體上流動(dòng)。無論什么樣的應(yīng)用，對(duì)安全接地及信號(hào)參考，我們必須減小電路之間的地電位差，或者避免有電位差。
(3) 接地的方法
a).單點(diǎn)接地
單點(diǎn)接地連接是指在產(chǎn)品的設(shè)計(jì)中，接地線路與單獨(dú)一個(gè)參考點(diǎn)相連。這種嚴(yán)格的接地設(shè)置的目的是為了防止來自兩個(gè)不同子系統(tǒng)(有不同的參考電平)中的電流與射頻電流經(jīng)過同樣的返回路徑，從而導(dǎo)致共阻抗耦合。
當(dāng)元件、電路、互連等都工作在1MHz或更低的頻率范圍內(nèi)時(shí)，采用單點(diǎn)接地技術(shù)是好的，這意味著分布傳輸阻抗的影響是極小的。當(dāng)處于較高頻率時(shí)，返回路徑的電感會(huì)變得不可忽視。當(dāng)頻率更高時(shí)，電源層和互連走線的阻抗更顯著，如果線路長度是信號(hào)1/4波長的奇數(shù)倍(該波長依據(jù)周期信號(hào)上升沿速率確定)，這些阻抗就可以變得非常大。在電流返回路徑中存在有限阻抗，就會(huì)產(chǎn)生電壓降，隨之就產(chǎn)生了不希望有的射頻電流。
由于RF時(shí)阻抗影響顯著，這些走線和接地導(dǎo)體就象環(huán)形天線一樣工作，輻射能量的大小取決于環(huán)路的大小。一個(gè)卷曲的環(huán)路，不管其形狀如何，依然是一個(gè)天線。就是由于這個(gè)原因，當(dāng)頻率
高于1MHz時(shí)通常不再采用單點(diǎn)接地技術(shù)。然而，例外是存在的，如果設(shè)計(jì)工程師意識(shí)到這個(gè)問題并采用更高專業(yè)水平的先進(jìn)的接地技術(shù)。
b) 多點(diǎn)接地
高頻設(shè)計(jì)時(shí)為使接地阻抗最小，機(jī)座接地一般要使用多個(gè)連接點(diǎn)并將其連接到一個(gè)公共參考點(diǎn)上。多點(diǎn)接地之所以能減小射頻電流返回路徑的阻抗是因?yàn)橛泻芏嗟牡妥杩孤窂讲⒙?lián)。低平面阻抗主要是由于電源和接地平板的低電感特性或在機(jī)座參考點(diǎn)上附加低阻抗的接地連接。
當(dāng)在多層PCB中使用低阻抗接地平面，或在PCB與金屬機(jī)座之間使用底座接地引線時(shí)，就像單點(diǎn)接地一樣，應(yīng)讓走線(或?qū)Ь€)長度盡量短，以便使引線電感極小化。在甚高頻電路中，接地引線的長度必須遠(yuǎn)小于一英寸。在低頻電路中，因?yàn)樗须娐返牡仉娏髁鹘?jīng)公共的接地阻抗或接地平面，所以應(yīng)避免采用多點(diǎn)接地。這個(gè)接地平面的公共阻抗可以通過在材料表面采用不同的電鍍工藝予以減小。增加這個(gè)平板的厚度對(duì)減少其阻抗是毫無用處的，因?yàn)樯漕l電流只流經(jīng)其表層。
通用的經(jīng)驗(yàn)法則是，對(duì)于低于1MHz的頻率來說，優(yōu)選單點(diǎn)接地。當(dāng)頻率介于1MHZ和10MHz之間時(shí)，即長的跳變沿及低頻譜
只有當(dāng)最長走線或接地引線的長度小于1/20波長時(shí)，才可使用單點(diǎn)接地，且假設(shè)長邊沿效應(yīng)和低頻頻譜。每條走線都必須考慮出去。
c)混和接地
混和接地結(jié)構(gòu)是單點(diǎn)接地和多點(diǎn)接地的復(fù)合。在PCB中存在高低頻混和頻率時(shí)，常使用這種結(jié)構(gòu)。有兩種混和接地方法。對(duì)于電容耦合型電路，在低頻時(shí)呈現(xiàn)單點(diǎn)接地結(jié)構(gòu)，而在高頻時(shí)呈現(xiàn)多點(diǎn)接地狀態(tài)。這是因?yàn)殡娙輰⒏哳lRF電流分流到了地。這種方法成功的關(guān)鍵在于清楚使用的頻率和接地電流的預(yù)期流向。
出于安全和低頻連接的考慮而把多個(gè)接地引線連接到機(jī)殼參考地時(shí)，使用電感耦合型電路。扼流圈阻礙RF電流進(jìn)入機(jī)殼地，同時(shí)允許低頻的交流或直流電壓以它們各自的0V點(diǎn)為參考。扼流圈為PCB保持內(nèi)部射頻電流，并且使回流通過最低阻抗路徑到達(dá)單點(diǎn)連接的地，該路徑的阻抗遠(yuǎn)小于扼流圈的阻抗。
在接地拓?fù)浣Y(jié)構(gòu)中使用電容和電感，使我們能用一種優(yōu)化設(shè)計(jì)的方式控制射頻電流。通過確定射頻電流要通過的路徑，可以控制PCB的布線。對(duì)射頻電流回路缺乏認(rèn)識(shí)可能導(dǎo)致輻射或敏感度方面的問題。
4.2電磁干擾的抑制
1 介紹
一個(gè)電子電路的EMC主要由元器件之間的布局和布線決定。每條線上的電流都會(huì)在相應(yīng)的回路上產(chǎn)生一個(gè)同樣大小的電流，這個(gè)電流環(huán)路形成了一個(gè)能夠輻射電磁能量的天線，能量由電流的強(qiáng)度，信號(hào)的頻率，電流環(huán)路的幾何面積決定。Figure1顯示了一個(gè)典型的電路布局上的電流環(huán)路：
產(chǎn)生不必要的輻射的線路按程度分成以下幾類：
Figure1中的供電環(huán)路A-C-D-B和A-E-F-B，系統(tǒng)需要的能量由他們提供。由于電路提供的電量不是恒定的而是依賴它的瞬時(shí)狀態(tài)，系統(tǒng)上每個(gè)獨(dú)立部分的元器件產(chǎn)生的頻率都疊加在這些供電環(huán)路上。因?yàn)楣╇姯h(huán)路上相對(duì)高的阻抗(通常大約100Ω)，快速的電流變化不容易被抑制，所以這個(gè)功能要靠旁路電阻(CB)來完成。
另外的環(huán)路由信號(hào)和控制線組成(L-M-F-D和N-Q-P-F)。如果不考慮系統(tǒng)外的線的話，這些線圍出的面積通常不大。這些線通常傳輸高頻信號(hào)，所以信號(hào)和控制線必須考慮。
晶振電路和它外面決定頻率的元器件構(gòu)成的環(huán)路G-H-J-K。由于這里一般有最高的頻率，設(shè)計(jì)電路和布線時(shí)要特別的注意防止不需要的干擾電壓和使天線的等效面積最小。
2 數(shù)字電路的性能
了解邏輯電路的幾個(gè)重要的特性之間的關(guān)系有助于精確有效的改善EMC，這些特性由CMOS集成電路(IC)說明。一個(gè)例子可以用其他器件的技術(shù)幫助解釋幾個(gè)簡(jiǎn)單的方法改善的效果。
Figure2所示是一個(gè)簡(jiǎn)單的反相器的電路，由N溝道和P溝道晶體管構(gòu)成。如果一個(gè)小于N溝道晶體管的門限電壓(VIT-)的電壓VI加在輸入端，這個(gè)晶體管將截止，然而P溝道的晶體管導(dǎo)通。相反的，如果電壓VI > VCC – VIT+(VIT+是P溝道晶體管的門限電壓)加在輸入端，N溝道晶體管將導(dǎo)通而P溝道晶體管將截止。在兩種情況下，除了可忽略的漏電流外，沒有電流流過電路。這也是CMOS電路在靜止?fàn)顟B(tài)下耗電量極小的原因。
然而，當(dāng)一個(gè)在兩個(gè)門限(VIT 和VCC – VIT)之間的電壓加在反相器的輸入端，兩個(gè)晶體管多少都有些導(dǎo)通，這樣的結(jié)果是供電電流可觀的增加了(如圖3)。在這種情況下，HCMOS電路大約增加1mA的電流，而ACOMS電路的電流大約增加5mA。
因?yàn)殡娐分械妮斎腚娏鞑豢赡茉谝粋€(gè)無限短的時(shí)間中直接從低跳變到高(或相反)，在這期間會(huì)產(chǎn)生一個(gè)不可忽略的脈沖狀的電流峰值(稱為尖峰電流)。在輸入級(jí)，電流強(qiáng)度大約是1mA到5mA(如Figure3)。更嚴(yán)重的是在IC的輸出端的現(xiàn)象，由于輸出級(jí)要驅(qū)動(dòng)連在輸出上的負(fù)載，這些晶體管都比較大。結(jié)果電流的峰值也相應(yīng)的增加了，HC器件是20mA，AC器件是60mA，脈沖寬度是5ns到10ns。
3 對(duì)電源線上的干擾抑制
前面提到的電流峰值是造成電磁干擾的重要原因之一，每次一個(gè)輸出變化時(shí)，一個(gè)相應(yīng)的電流脈沖流過電源線，后面的連接會(huì)把它從模塊傳到中心的供電電源。如果一個(gè)IC的輸出以一個(gè)很高的重復(fù)速率切換情況就會(huì)更糟，比如處理器和它的存儲(chǔ)器之間的連線。
實(shí)際中推薦使用一個(gè)陶瓷電容(CB=0.1uF)在靠近IC的地方對(duì)供電電壓解耦，在數(shù)字系統(tǒng)中這項(xiàng)技術(shù)對(duì)于保證在允許的負(fù)載變化下供電電壓不出現(xiàn)變化是有效的。當(dāng)然這對(duì)電磁干擾的改善是有限的。
為得到更大的改善，首先需要分析整個(gè)電路和它的寄生元件。圖4所示是一塊被檢查的電路。兩個(gè)晶體管(Q1和Q2)是一個(gè)IC的輸出級(jí)，下面將分析它們的特性。到周圍電路的連接由LP/RP/CP網(wǎng)絡(luò)組成，它們是封裝的寄生元件，下面是它們的值：
封裝引線的電感 LP = 5nH到30nH
封裝引線的電容 CP = 1.5pF到3pF
封裝引線的電阻 RP = 0.1Ω
在IC的Vcc和GND供電端，像Figure1所示在直流源上跨接CB，下面的值是從電路板的Vcc源到IC的Vcc端的連線每單位長度的阻抗
單位長度電感 L’ = 5nH/cm
單位長度電容 C’ = 0.8pF/cm
單位長度電阻 R’ = 0.01Ω/cm
電源線先到達(dá)第一個(gè)旁路電容CB(Figure4右邊的Lb，Rb，Cb)，它的等效電路由以下構(gòu)成：
電容Cb = 0.1uF(典型值)
引線電感Lb = 2nH(表貼封裝)
電阻損耗Rb = 0.2Ω
從這里再引一段長線(5cm)到下一個(gè)旁路電阻CB(Figure4中間的Lb，Rb，Cb)，這段線和電容也可以像上面用一個(gè)等效電路來表示，由如下元件組成：
電感Ln = 5uH
電容Cn = 0.1uF
電阻Rn = 50Ω
用SPICE仿真這個(gè)電路，假定IC的輸出沒有接負(fù)載，即開路。Figure 5所示是計(jì)算后的電流波形，參數(shù)定義如下：
ICC：VCC到IC的電流
IC1：第一個(gè)旁路電容的電流
IC2：第二個(gè)旁路電容的電流
ICC的波形指出了前面提到的電流峰值大約15mA，從前面的討論可知旁路電容基本上不能消除這個(gè)脈沖。實(shí)際上，由引線電感(主要是IC的封裝)和CB構(gòu)成的諧振回路會(huì)引起電流IC1的增加，電流IC2的的主要部分通過電源線轉(zhuǎn)移，流入下一個(gè)CB。
從電路的EMC的觀點(diǎn)來看，CB不能顯著減小輻射干擾。實(shí)際中常用的長的電源線和它們所圍成的相對(duì)很大的面積構(gòu)成了有效的天線，在一定的頻段向外輻射干擾。
為改善電路的性能，首先要采取措施保證對(duì)圖Figure5電流進(jìn)行限制，這不能單憑CB做到。因?yàn)橐訧C的封裝為主及電容的連線所造成的電感導(dǎo)致的干擾，不能通過僅并聯(lián)幾個(gè)不同容值的電容就能解決。更重要的是還要防止電流流到電路的其他部分引起干擾。這些可以通過在第一個(gè)CB后放置一個(gè)電感線圈(磁珠)解決，它對(duì)高頻信號(hào)表現(xiàn)為高阻。在仿真的電路中，假定電感的大小LCH = 1uH，它的阻抗可以通過并聯(lián)一個(gè)50Ω的電阻在高頻進(jìn)行限制。
仿真的結(jié)果如Figure 6所示，可以預(yù)見的IC引線上的ICC和第一個(gè)CB(IC1)上的電流沒有變小。但Figure 6顯示在電感后面電流(ICH)有減小20dB，這種方法可以顯著減小輻射。
下一個(gè)問題是如何在電路板上對(duì)元器件進(jìn)行布局來最大的減小輻射。圖7顯示了一個(gè)建議的電路，IC下面的一塊接地的區(qū)域接到電路的GND管腳，這片地可以保證IC發(fā)散的場(chǎng)的主要部分都會(huì)集中在IC和地之間。由于大面積區(qū)域的趨膚效應(yīng)，CB的引線電感被大大減小了，電容是否被放置在正(Vcc)或負(fù)(GND)電源附近不再重要，重要的是寄生電感和天線的有效面積被控制的盡可能的小。電感(LCH)應(yīng)該盡量靠近要抑制干擾的電路部分。
4 對(duì)信號(hào)線上的干擾抑制
Figure 8給出了信號(hào)電流的流向來減小信號(hào)線輻射的干擾。在這個(gè)電路上，一個(gè)門驅(qū)動(dòng)一條負(fù)載阻抗Z的線，阻抗由IC的輸入電容(CIN = 5pF)和它的幾千歐到幾兆歐的輸入電阻(RIN)組成。到傳輸一個(gè)下降沿，電流從驅(qū)動(dòng)的輸出流向漏級(jí)，在從漏級(jí)通過地線返回信號(hào)源，可知連線的電容和接收端的輸入電容通過驅(qū)動(dòng)的輸出電阻放電。當(dāng)傳輸一個(gè)上升沿，相反的情況發(fā)生了，供電電壓源通過驅(qū)動(dòng)的輸出電阻給這些電容充電。在這種情況下，這些信號(hào)電流同樣會(huì)表現(xiàn)在電源線上，這也說明了為減小電源線的干擾所采取的措施是有效的。
Figure 9給出了上面討論的情況的仿真結(jié)果，在這個(gè)例子中，IC的輸出驅(qū)動(dòng)一條5cm長典型阻抗(ZO = 100Ω)的線，它在末端終接了并聯(lián)的100kΩ和5pF。作為負(fù)載了大電容的結(jié)果，在輸出VOUT的下降沿電流峰值ICC顯著減小了，輸出的電容使電壓維持在原來的電位(高)一小段時(shí)間并阻止電流通過輸出級(jí)的上一級(jí)晶體管(壓差為0V)。在上升沿，信號(hào)電流IOUT加在輸出ICC上。
串聯(lián)一個(gè)電阻(RS)在輸出上可以減小電流，傳輸線理論指出這個(gè)電阻對(duì)電路的速度沒有不良影響，如果驅(qū)動(dòng)的輸出阻抗(本身的電阻加上串聯(lián)電阻RS)小于或等于它的連線的特性阻抗(Z0 = 70Ω到120Ω)。實(shí)際上阻值大約50Ω，所以電流強(qiáng)度大于可以
減少3dB。這個(gè)方法需要更多的元件而且只有在同時(shí)要減小線上反射的失真時(shí)使用。
要采取措施使天線盡量無效，比如使回路圍成的面積越小越好。一個(gè)有效的方法是使信號(hào)回路線平行于信號(hào)線(見圖10)。(在多層板中，信號(hào)線下有連續(xù)的地平面可以自動(dòng)保證這一點(diǎn)。)如果傳輸?shù)氖歉哳l信號(hào)(比如時(shí)鐘信號(hào))或線很長，常使用這種方法。在這種情況下，要確定連線的阻抗(小心反射)。通過對(duì)附加的地線的適當(dāng)?shù)牟季?，可以減小線之間的串?dāng)_。
在技術(shù)上和成本上實(shí)用的方法是在保證連線盡量的短之外，優(yōu)先考慮以下幾點(diǎn)：
1.時(shí)鐘線
2.處理器和存儲(chǔ)器之間的低位地址線
3.處理器和存儲(chǔ)器之間的數(shù)據(jù)線
所有之間有高速信息交換的IC都要彼此盡量靠近放置以保證連線夠短，這經(jīng)常用于微處理器和它的存儲(chǔ)器之間的連線。
下一步是保證天線的面積盡可能的小，例如使信號(hào)回路的連線盡可能的靠近相應(yīng)的信號(hào)線。為減小電路板上高速數(shù)字電路復(fù)雜的連線造成的問題，電路板上的地連線網(wǎng)絡(luò)是必要的，但網(wǎng)孔只能有幾個(gè)平方厘米。用這種方法，到地的連線的電感和長度可以被優(yōu)化。這個(gè)技術(shù)可以得到短的回路線和小面積的天線。如果減小網(wǎng)格的面積，最終電氣上就與多層板中的連續(xù)地平面一致。2cm到4cm的水平和垂直地線構(gòu)成需要的網(wǎng)絡(luò)結(jié)構(gòu)，所有自由的區(qū)域可以用銅填充，再用最短的線連到地電位上。如果地方很大，建議多連幾個(gè)點(diǎn)。如果正電源線與供電電壓緊密相連并通過旁路電容接到地系統(tǒng)上，就不需要網(wǎng)絡(luò)結(jié)構(gòu)的連接了。
晶體振蕩電路需要注意對(duì)重要的電流進(jìn)行分析來決定需要對(duì)哪里的干擾進(jìn)行抑制。由晶體(X)和兩個(gè)電容(C)構(gòu)成的三角區(qū)形成了并聯(lián)的諧振電路。晶體類似于一個(gè)電感，它的諧振頻率略高于晶體的實(shí)際諧振頻率。在輸入和輸出測(cè)量的三角區(qū)的阻抗的典型值是幾十個(gè)千歐由于晶體的高Q值。當(dāng)元件大小正確，由于電路的高阻會(huì)有一個(gè)很小的電流(IO)流過放大器和外面的元件。當(dāng)然由于輸出阻抗沒有與晶體理想匹配，作為MOS電路的結(jié)果會(huì)有一個(gè)相反的效應(yīng)；它也會(huì)有幾千歐。另外這種電路通常提供的是帶有諧波的方波，這樣三角區(qū)也不再表現(xiàn)為高阻。結(jié)果就是放大器會(huì)有一個(gè)相對(duì)大的電流。一種改善的方法是在放大器的輸出串聯(lián)一個(gè)電阻(RS)(如Figure 11)。理想情況下，諧振電路的輸入的電壓波形應(yīng)該是正弦波。輸出被MOS電路的高輸入阻抗終接，所以在這種情況下只有很小的電流(II)。
電容C(如Figure 11)在諧振頻率只有幾百歐的阻抗，所以諧振電路上的電流(IS)要比到這部分電路的連線上的電流大的多。這個(gè)環(huán)是很重要的，結(jié)構(gòu)要緊湊，連線要短。
Figure 12建議了如何實(shí)現(xiàn)這些。兩個(gè)諧振電路的電容(C)緊靠在晶體(X)旁放置。注意這些元件也要盡量的靠近IC上相應(yīng)的管腳放置。
電路板的晶體和電容部分及它們所引起的輻射干擾，主要由開發(fā)工程師控制。不過放大器需要連結(jié)的地也要盡量靠近IC，比如如果可能的話在放大器旁邊。這能保證當(dāng)IC封裝的引線比較長的時(shí)候，不可避免的電流回路只構(gòu)成一小塊區(qū)域。
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